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芯片設(shè)計流片、驗證、成本那此事我們聊聊芯片設(shè)計、流片、驗證、制造、成本的那些事；流片對于芯片設(shè)計來說就是參加一次大考。流片的重要性就在于能夠檢驗芯片設(shè)計是否成功，是芯片制造的關(guān)鍵環(huán)節(jié)，也就是將設(shè)計好的方案交給芯片制造廠生產(chǎn)出樣品。檢測設(shè)計的芯片是否達(dá)到設(shè)計要求，或者是否需要進(jìn)一步優(yōu)化；如果能夠生產(chǎn)出符合要求的芯片，那么就可以大規(guī)模生產(chǎn)了。上圖流程的輸入是芯片立項設(shè)計，輸出是做好的芯片晶圓。一、晶圓術(shù)語 1.芯片（chip、die）、器件（device）、電路（circuit）、微芯片（microchip）或條碼（bar）：所有這些名詞指的是在晶圓表面占大部分面積的微芯片圖形； 2.劃片線（scribeline、sawline）或街區(qū)（street、avenue）：這些區(qū)域是在晶圓上用來分隔不同芯片之間的間隔區(qū)。劃片線通常是空白的，但有些公司在間隔區(qū)內(nèi)放置對準(zhǔn)標(biāo)記，或測試的結(jié)構(gòu)； 3.工程實驗片（engineering die）和測試芯片（testdie）：這些芯片與正式芯片或電路芯片不同。它包括特殊的器件和電路模塊用于晶圓生產(chǎn)工藝的電性測試； 4.邊緣芯片（edgedie）：在晶圓邊上的一些掩膜殘缺不全的芯片而產(chǎn)生的面積損耗。由于單個芯片尺寸增大而造成的更多邊緣浪費(fèi)會由采用更大直徑晶圓所彌補(bǔ)。推動半導(dǎo)體工業(yè)向更大直徑晶圓發(fā)展的動力之一就是為了減少邊緣芯片所占的面積； 5.晶圓的晶面（wafercrystal plane）：圖中的剖面標(biāo)示了器件下面的晶格構(gòu)造，此圖中顯示的器件邊緣與晶格構(gòu)造的方向是確定的； 6.晶圓定位邊（waferflats）/凹槽（notche）：圖示的晶圓由注定位邊（majorflat）和副定位邊（minorflat），表示這是一個P型<100>晶向的晶圓。300mm和450mm直徑的晶圓都是用凹槽作為晶格導(dǎo)向的標(biāo)識。這些定位邊和凹槽在一些晶圓生產(chǎn)工藝中還輔助晶圓的套準(zhǔn)。二、芯片的流片方式（FullMask、MPW） FullMask和MPW都是集成電路的一種流片（將設(shè)計結(jié)果交出去進(jìn)行生產(chǎn)制造）方式。FullMask是“全掩膜”的意思，即制造流程中的全部掩膜都為某個設(shè)計服務(wù)；而MPW全稱為MultiProject Wafer，直譯為多項目晶圓，即多個項目共享某個晶圓，也即同一次制造流程可以承擔(dān)多個IC設(shè)計的制造任務(wù)。 1.FullMask，“全掩膜”，即制造流程中的全部掩膜都為某個設(shè)計服務(wù)；Full Mask的芯片，一片晶圓可以產(chǎn)出上千片DIE；然后封裝成芯片，可以支撐大批量的客戶需求。 2.MPW全名叫MultiProject Wafer，和電路設(shè)計PCB的拼板打樣類似，叫多項目晶圓。多項目晶圓就是將多個使用相同工藝的集成電路設(shè)計放在同一晶圓片上流片，制造完成后，每個設(shè)計可以得到數(shù)十片芯片樣品，這一數(shù)量對于原型（Prototype）設(shè)計階段的實驗、測試已經(jīng)足夠。這種操作方式可以讓流片費(fèi)下降90%-95%，也就大幅降低了芯片研發(fā)的成本。晶圓廠每年都會有固定的幾次MPW機(jī)會，叫Shuttle（班車），到點即發(fā)車，是不是非常形象不同公司拼Wafer，得有個規(guī)則，MPW按SEAT來鎖定面積，一個SEAT一般是3mm*4mm的一塊區(qū)域，一般晶圓廠為了保障不同芯片公司均能參與MPW，對每家公司預(yù)定的SEAT數(shù)目會限制（其實SEAT多成本就上去了，MPW意義也沒有了）。MPW優(yōu)勢投片成本小，一般就小幾十萬，可以很好降低風(fēng)險；需要注意的是MPW從生產(chǎn)角度是一次完整的生產(chǎn)流程，因此其還是一樣耗時間，一次MPW一般需要6~9個月，會帶來芯片的交付時間后延。因為是拼Wafer，因此通過MPW拿到的芯片數(shù)目就會很有限，主要用于芯片公司內(nèi)部做驗證測試，也可能會提供給極少數(shù)的頭部客戶。從這里大家可能已經(jīng)了解了，MPW是一個不完整的，不可量產(chǎn)的投片。 3.晶圓生產(chǎn)角度介紹MPW 畢竟芯片加工還是一個相對復(fù)雜的過程，我相信很多朋友看完第一和小二之前理解的晶圓結(jié)構(gòu)，是下圖的，一個框歸屬于一個芯片公司。實則不然，這就需要和晶圓的生產(chǎn)流程的光刻技術(shù)相關(guān)了；現(xiàn)階段的光刻技術(shù)DUV/EUV等，大多采用縮影的方式進(jìn)行曝光，如下圖所示：采用1：5放大的mask，對晶圓進(jìn)行曝光，一次曝光的矩形區(qū)域通常稱為一個shot，完成曝光后，光刻機(jī)自動調(diào)整晶圓位置，對下個shot進(jìn)行曝光，如此循環(huán)（Step-and-Repeat），直到整個晶圓完成曝光，而這一個Shot的區(qū)域，則是大家一起分擔(dān)SEAT的區(qū)域；如下示意圖中，一個Shot里面劃分4個小格，每個格子給到一家廠商的設(shè)計，MPW晶圓一般20個以內(nèi)用戶。三、芯片ECO流程 ECO指的是Engineering ChangeOrder，即工程變更指令。ECO可以發(fā)生在Tapeout之前，過程中，或者之后；Tapeout之后的ECO，改動少的可能僅需要改幾層Metallayer，改動大可能需要動十幾層Metallayer，甚至重新流片。ECO的實現(xiàn)流程如下圖所示：如果MPW或者FullMask的芯片，驗證有功能或者性能缺陷，通過ECO對電路和標(biāo)準(zhǔn)單元布局進(jìn)行小范圍調(diào)整，保持原設(shè)計布局布線結(jié)果基本不變的前提下做小規(guī)模優(yōu)化，修復(fù)芯片的剩余違例，最終達(dá)到芯片的簽核標(biāo)準(zhǔn)。不能通過后端布局布線的流程來修復(fù)違例（重新走一遍流程太費(fèi)時了），而要通過ECO的流程來進(jìn)行時序、DRC、DRV以及功耗等優(yōu)化。四、流片Corner 1.Corner是芯片制造是一個物理過程，存在著工藝偏差（包括摻雜濃度、擴(kuò)散深度、刻蝕程度等），導(dǎo)致不同批次之間，同一批次不同晶圓之間，同一晶圓不同芯片之間情況都是不相同的。在一片wafer上，不可能每點的載流子平均漂移速度都是一樣的，隨著電壓、溫度不同，它們的特性也會不同，把他們分類就有了PVT（Process，Voltage，Temperature），而Process又分為不同的corner：TT：TypicalNTypical PFF：FastNFastPSS：SlowNSlowPFS：FastNSlowPSF：SlowNFastP第一個字母代表NMOS，第二個字母代表PMOS，都是針對不同濃度的N型和P型摻雜來說的。NMOS和PMOS在工藝上是獨立做出來的，彼此之間不會影響，但是對于電路，NMOS和PMOS是同時工作的，會出現(xiàn)NMOS快的同時PMOS也快，或者慢，所以會出現(xiàn)FF、SS、FS、SF四種情況。通過Process注入的調(diào)整，模擬器件速度快慢，同時根據(jù)偏差大小設(shè)定不同等級的FF和SS。正常情況下大部分是TT，而以上5種corner在+/-3sigma可以覆蓋約99.73%的范圍，這種隨機(jī)性的發(fā)生符合正態(tài)分布。 2.Cornerwafer的意義在工程片流片的時候，F(xiàn)AB會pirun關(guān)鍵層次調(diào)整inline variation，有的還會下backupwafer以保證出貨的wafer器件on target，即在TTcorner附近。如果單純是為了做一些樣品出來，只進(jìn)行工程片流片，那可以不驗證corner，但如果為了后續(xù)量產(chǎn)準(zhǔn)備，是必須要考慮corner的。由于工藝在制作過程中會有偏差，而corner是對產(chǎn)線正常波動的預(yù)估，F(xiàn)AB也會對量產(chǎn)芯片的corner驗證有所要求。所以在設(shè)計階段就要滿足corner，在各種corner和極限溫度條件下對電路進(jìn)行仿真，使其在各種corner上都能正常工作，才能使最終生產(chǎn)出的芯片良率高。 3.CornerSplitTable策略對于產(chǎn)品來講，一般corner做到spec上，正常情況下spec有6個sigma，如FF2（或2FF）表示往快的方向偏2個Sigma，SS3（或3SS）表示往慢的方向偏3個Sigma。Sigma主要表征了Vt的波動，波動大sigma就大，這里3個sigma就是在工藝器件的spec線上，可以允許超出一點點，因為線上波動不可能正正好好做到spec上。如下是55nmLogic工藝片的例，擬定的cornersplittable： ①#1&#2兩片pilotwafer，一片盲封，一片測CP； ②#3&#4兩片hold在Contact，為后道改版預(yù)留工程wafer，可以節(jié)省ECO流片時間； ③#5～#12八片hold在Poly，等pilot的結(jié)果看是否需要調(diào)整器件速度，并驗證corner； ④除了留有足夠的芯片用于測試驗證，Metal Fix，還應(yīng)根據(jù)項目需求，預(yù)留盡可能多的wafer作為量產(chǎn)出貨。 4.確認(rèn)Corner結(jié)果首先，大部分都應(yīng)該落于四個corner決定的window范圍內(nèi)，如果出現(xiàn)大的偏差，那可能是工藝shift。如果各個corner的良率都沒影響符合預(yù)期，那說明工藝窗口充分。如果有個別條件良率低，那就需要調(diào)整工藝窗口。Cornerwafer的目的是驗證設(shè)計余量，考察良率是否有損失。大體上，超出這個corner約束性能范圍內(nèi)的芯片報廢。 Corner驗證對標(biāo)的是WAT測試結(jié)果，一般由FAB主導(dǎo)，但是cornerwafer的費(fèi)用是由設(shè)計公司承擔(dān)的。一般成熟穩(wěn)定的工藝，同一片wafer上的芯片，同一批次的wafer甚至不同批次的wafer參數(shù)都是很接近的，偏差的范圍相對不會很大。工藝角（ProcessCorner）PVT(PrecessVoltageTemperature)工藝誤差與雙極晶體管不同，在不同的晶片之間以及在不同的批次之間，MOSFETs參數(shù)變化很大。為了在一定程度上減輕電路設(shè)計任務(wù)的困難，工藝工程師們要保證器件的性能在某個范圍內(nèi)，大體上，他們以報廢超出這個性能范圍的芯片的措施來嚴(yán)格控制預(yù)期的參數(shù)變化。 ①M(fèi)OS管的快慢分別指閾值電壓的高低，快速對應(yīng)閾值低，慢速對應(yīng)閾值高。GBW=GM/CC，其它條件相同情況下，vth越低，gm值越高，因此GBW越大，速度越快。（具體情況具體分析） ②電阻的快慢。fast對應(yīng)的是方塊電阻小，slow對應(yīng)的是方塊電阻大。 ③電容的快慢。fast對應(yīng)的是電容最小，slow對應(yīng)的是容值最大。五、流片成本和晶圓價格 40nm的流片Mask成本大概在80-90萬美元，晶圓成本每片在3000-4000美元左右，加上IPmerge，七八百萬人民幣跑不掉了。 28nm工藝流片一次需要200萬美元；14nm工藝流片一次需要500萬美元；7nm工藝流片一次需要1500萬美元；5nm工藝流片一次4725萬美元；3nm工藝流片可能要上億美元；掩膜版、晶圓這兩項主要流片成本中，掩膜版最貴。越先進(jìn)的工藝節(jié)點，所需要的掩膜版層數(shù)就越多；因為每一層“掩膜板”對應(yīng)涂抹一次光刻膠、曝光、顯影、刻蝕等操作，涉及材料成本、儀器折舊成本，這些成本都需要fabless客戶買單！ 28nm大概需要40層，14nm工藝需要60張掩膜版；7nm工藝需要80張甚至上百張掩膜版；一層Mask8萬美金，因此芯片必須量產(chǎn)，拉低成本！ 40nmMCU工藝為例：如果生產(chǎn)10片晶圓，每片晶圓成本（90萬+4000*10）/10=9.4萬美元；生產(chǎn)10000片晶圓，每片晶圓成本（90萬+4000*10000）/10000=4090美元。(晶圓量越大越便宜，不同產(chǎn)家報價也不一樣。) 晶圓代工價格來源于網(wǎng)絡(luò) 臺積電今年給的最新報價：最先進(jìn)的制程3nm，每片晶圓19865美元，折合人民幣大概14.2w左右。結(jié)語芯片從設(shè)計到成品有幾個重要環(huán)節(jié)，分別是設(shè)計->流片->封裝->測試，但芯片成本構(gòu)成的比例確大不相同，一般為人力成本20%，流片40%，封裝35%，測試5%。芯片流片是高風(fēng)險的事情，這個風(fēng)險有多高，這個概率在15%-35%左右；不同的團(tuán)隊和芯片種類概率也不一樣。有模擬芯片公司即使在團(tuán)隊完備、思路清晰的情況下，還是耗了8年時間，歷經(jīng)18次流片，才最終完成了傳感器模擬計算IP驗證，打造出了理想中的那顆超低功耗、超近傳感芯片。半導(dǎo)體芯片工藝節(jié)點演變路徑分析摘要：晶體管的縮小過程中涉及到三個問題。第一是為什么要把晶體管的尺寸縮小，以及是按照怎樣的比例縮小的，這個問題是縮小有什么好處。第二是為什么技術(shù)節(jié)點的數(shù)字不能等同于晶體管的實際尺寸。或者說，在晶體管的實際尺寸并沒有按比例縮小的情況下，為什么要宣稱是新一代的技術(shù)節(jié)點。這個問題就是縮小有什么技術(shù)困難。第三是晶體管具體如何縮小。也就是，技術(shù)節(jié)點的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是真正的問題。在這里特指晶體管的設(shè)計和材料。 1引言在摩爾定律的指導(dǎo)下，集成電路的制造工藝一直在往前演進(jìn)。得意于這幾年智能手機(jī)的流行，大家對節(jié)點了解甚多。例如40nm、28 nm、20nm、16nm等等，要知道的這些節(jié)點的真正含義，首先要解析一下技術(shù)節(jié)點的意思。常聽說的，諸如，臺積電16nm工藝的NvidiaGPU、英特爾14 nm工藝的i5CPU等等，這個長度的含義，具體的定義需要詳細(xì)的給出晶體管的結(jié)構(gòu)圖才行。在早期，可以姑且認(rèn)為是相當(dāng)于晶體管的尺寸。為什么這個尺寸重要呢。因為晶體管的作用，是把電子從一端（S），通過一段溝道，送到另一端（D），這個過程完成了之后，信息的傳遞就完成了。因為電子的速度是有限的，在現(xiàn)代晶體管中，一般都是以飽和速度運(yùn)行的，所以需要的時間基本就由這個溝道的長度來決定。越短，就越快。這個溝道的長度，和前面說的晶體管的尺寸，大體上可以認(rèn)為是一致的。但是二者有區(qū)別，溝道長度是一個晶體管物理的概念，而用于技術(shù)節(jié)點的那個尺寸，是制造工藝的概念，二者相關(guān)，但是不相等。在微米時代，一般這個技術(shù)節(jié)點的數(shù)字越小，晶體管的尺寸也越小，溝道長度也就越小。但是在22nm節(jié)點之后，晶體管的實際尺寸，或者說溝道的實際長度，是長于這個數(shù)字的。比方說，英特爾的14nm的晶體管，溝道長度其實是20nm左右。根據(jù)現(xiàn)在的了解，晶體管的縮小過程中涉及到三個問題，分別是：第一，為什么要把晶體管的尺寸縮小，以及是按照怎樣的比例縮小的。這個問題就是在問，縮小有什么好處。第二，為什么技術(shù)節(jié)點的數(shù)字不能等同于晶體管的實際尺寸。或者說，在晶體管的實際尺寸并沒有按比例縮小的情況下，為什么要宣稱是新一代的技術(shù)節(jié)點。這個問題就是在問，縮小有什么技術(shù)困難。第三，晶體管具體如何縮小。也就是，技術(shù)節(jié)點的發(fā)展歷程是怎樣的。在每一代都有怎樣的技術(shù)進(jìn)步。這也是題主所提的真正的問題。在這里特指晶體管的設(shè)計和材料。 2工藝節(jié)點演變路徑分析 2.1縮小晶體管的尺寸第一個問題，因為晶體管尺寸越小，速度就越快。這個快是可以直接解釋為基于晶體管的集成電路芯片的性能上去的。以微處理器CPU為例，見圖1，來源是40 YearsofMicroprocessorTrendData。圖1的信息量很大，這里相關(guān)的是綠色的點，代表CPU的時鐘頻率，越高當(dāng)然越快。可以看出直到2004年左右，CPU的時鐘頻率基本是指數(shù)上升的，背后的主要原因就是晶體管的尺寸縮小。另外一個重要的原因是，尺寸縮小之后，集成度（單位面積的晶體管數(shù)量）提升，這有多個好處。一來可以增加芯片的功能，二來更重要的是，根據(jù)摩爾定律，集成度提升的直接結(jié)果是成本的下降。這也是為什么半導(dǎo)體行業(yè)50年來如一日地追求摩爾定律的原因，因為如果達(dá)不到這個標(biāo)準(zhǔn)，你家的產(chǎn)品成本就會高于能達(dá)到這個標(biāo)準(zhǔn)的對手，你家就倒閉了。圖1微處理器芯片的發(fā)展趨勢還有一個原因是晶體管縮小可以降低單個晶體管的功耗，因為縮小的規(guī)則要求，同時會降低整體芯片的供電電壓，進(jìn)而降低功耗。但是有一個重要的例外，就是從物理原理上說，單位面積的功耗并不降低。因此這成為了晶體管縮小的一個很嚴(yán)重的問題，因為理論上的計算是理想情況，實際上，不僅不降低，反而是隨著集成度的提高而提高的。在2000年的時候，人們已經(jīng)預(yù)測，根據(jù)摩爾定律的發(fā)展，如果沒有什么技術(shù)進(jìn)步的話，晶體管縮小到2010年時，其功耗密度可以達(dá)到火箭發(fā)動機(jī)的水平，這樣的芯片當(dāng)然是不可能正常工作的。即使達(dá)不到這個水平，溫度太高也會影響晶體管的性能。事實上，業(yè)界現(xiàn)在也沒有找到真正徹底解決晶體管功耗問題的方案，實際的做法是一方面降低電壓（功耗與電壓的平方成正比），一方面不再追求時鐘頻率。因此在圖1中，2005年以后，CPU頻率不再增長，性能的提升主要依靠多核架構(gòu)。這個被稱作“功耗墻”，至今仍然存在，所以你買不到5GHz的處理器，4G的都幾乎沒有。以上是三個縮小晶體管的主要誘因。可以看出，都是重量級的提升性能、功能、降低成本的方法，所以業(yè)界才會一直堅持到現(xiàn)在。那么是怎樣縮小的呢。物理原理是恒定電場，因為晶體管的物理學(xué)通俗地說，是電場決定的，所以只要電場不變，晶體管的模型就不需要改變，這種方式被證明效果最佳，被稱為DennardScaling，提出者是IBM。電場等于電壓除以尺寸。既然要縮小尺寸，就要等比降低電壓。如何縮小尺寸。簡單將面積縮小到原來的一半。面積等于尺寸的平方，因此尺寸就縮小大約0.7。如果看一下晶體管技術(shù)節(jié)點的數(shù)字[3]：130nm、90 nm、65nm、45nm、32 nm、22nm、14nm、10 nm、7nm（5nm），會發(fā)現(xiàn)是一個大約為0.7為比的等比數(shù)列，就是這個原因。當(dāng)然，前面說過，在現(xiàn)在，這只是一個命名的習(xí)慣，跟實際尺寸已經(jīng)有差距了。 2.2節(jié)點的數(shù)字不能等同于晶體管的實際尺寸第二個問題，為什么現(xiàn)在的技術(shù)節(jié)點不再直接反應(yīng)晶體管的尺寸呢。原因也很簡單，因為無法做到這個程度的縮小了。有三個主要的原因。首先，原子尺度的計量單位是安，為0.1nm。10nm的溝道長度，也就只有不到100個硅原子而已。晶體管本來的物理模型這樣的：用量子力學(xué)的能帶論計算電子的分布，但是用經(jīng)典的電流理論計算電子的輸運(yùn)。電子在分布確定之后，仍然被當(dāng)作一個粒子來對待，而不是考慮它的量子效應(yīng)。因為尺寸大，所以不需要。但是越小，就越不行了，就需要考慮各種復(fù)雜的物理效應(yīng)，晶體管的電流模型也不再適用。其次，即使用經(jīng)典的模型，性能上也出了問題，這個叫做短溝道效應(yīng)，其效果是損害晶體管的性能。短溝道效應(yīng)其實很好理解，通俗地講，晶體管是一個三個端口的開關(guān)。前面已經(jīng)說過，其工作原理是把電子從一端（源端）弄到另一端（漏端），這是通過溝道進(jìn)行的，另外還有一個端口（柵端）的作用是，決定這條溝道是打開的，還是關(guān)閉的。這些操作都是通過在端口上加上特定的電壓來完成的。晶體管性能依賴的一點是，必須要打得開，也要關(guān)得緊。短溝道器件，打得開沒問題，但是關(guān)不緊，原因就是尺寸太小，內(nèi)部有很多電場上的互相干擾，以前都是可以忽略不計的，現(xiàn)在則會導(dǎo)致柵端的電場不能夠發(fā)揮全部的作用，因此關(guān)不緊。關(guān)不緊的后果就是有漏電流，簡單地說就是不需要、浪費(fèi)的電流。這部分電流可不能小看，因為此時晶體管是在休息，沒有做任何事情，卻在白白地耗電。目前，集成電路中的這部分漏電流導(dǎo)致的能耗，已經(jīng)占到了總能耗的接近半數(shù)，所以也是目前晶體管設(shè)計和電路設(shè)計的一個最主要的目標(biāo)。最后，集成電路的制造工藝也越來越難做到那么小的尺寸了。決定制造工藝的最小尺寸的東西，叫做光刻機(jī)[5]。它的功能是，把預(yù)先印制好的電路設(shè)計，像洗照片一樣洗到晶片表面上去，在我看來就是一種Bug級的存在，因為吞吐率非常地高。否則那么復(fù)雜的集成電路，如何才能制造出來呢。比如英特爾的奔騰4處理器，據(jù)說需要30多還是40多張不同的設(shè)計模板，先后不斷地曝光，才能完成整個處理器的設(shè)計的印制。但是光刻機(jī)，顧名思義，是用光的，當(dāng)然不是可見光，但總之是光。而稍有常識就會知道，所有用光的東西，都有一個本質(zhì)的問題，就是衍射。光刻機(jī)不例外。因為這個問題的制約，任何一臺光刻機(jī)所能刻制的最小尺寸，基本上與它所用的光源的波長成正比。波長越小，尺寸也就越小，這個道理是很簡單的。目前的主流生產(chǎn)工藝采用荷蘭艾斯摩爾生產(chǎn)的步進(jìn)式光刻機(jī)，所使用的光源是193nm的氟化氬（ArF）分子振蕩器產(chǎn)生的，被用于最精細(xì)的尺寸的光刻步驟。相比之下，目前的最小量產(chǎn)的晶體管尺寸是20nm（14 nmnode），已經(jīng)有了10倍以上的差距。為何沒有衍射效應(yīng)呢。答案是業(yè)界十多年來在光刻技術(shù)上投入了巨資，先后開發(fā)了各種魔改級別的技術(shù)，諸如浸入式光刻（把光程放在某種液體里，因為光的折射率更高，而最小尺寸反比于折射率）、相位掩模（通過180度反向的方式來讓產(chǎn)生的衍射互相抵消，提高精確度）等等，就這樣一直撐到了現(xiàn)在，支持了60nm以來的所有技術(shù)節(jié)點的進(jìn)步。又為何不用更小波長的光源呢。答案是，工藝上暫時做不到。高端光刻機(jī)的光源，是世界級的工業(yè)難題。以上就是目前主流的深紫外曝光技術(shù)（DUV）。業(yè)界普遍認(rèn)為，7 nm技術(shù)節(jié)點是它的極限了，甚至7nm都不一定能夠做到量產(chǎn)。下一代技術(shù)仍然在開發(fā)之中，被稱為極紫外（EUV），其光源降到了13 nm。但是，因為在這個波長，已經(jīng)沒有合適的介質(zhì)可以用來折射光，構(gòu)成必須的光路了，因此這個技術(shù)里面的光學(xué)設(shè)計，全部是反射，而在如此高的精度下，設(shè)計如此復(fù)雜的反射光路，本身就是難以想象的技術(shù)難題。這還不算什么，此問題已經(jīng)能被克服了。最難的還是光源，雖然可以產(chǎn)生所需的光線，但是強(qiáng)度遠(yuǎn)低于工業(yè)生產(chǎn)的需求，造成EUV光刻機(jī)的晶圓產(chǎn)量達(dá)不到要求，換言之拿來用就會賠本。一臺這種機(jī)器，就是上億美元。所以EUV還屬于未來。由于以上三個原因，其實很早開始就導(dǎo)致晶體管的尺寸縮小進(jìn)入了深水區(qū)，越來越難。到了22nm之后，芯片已經(jīng)無法按比例縮小了。因此，就沒有再追求一定要縮小，反而是采用了更加優(yōu)化的晶體管設(shè)計，配合上CPU架構(gòu)上的多核多線程等一系列技術(shù)，繼續(xù)為消費(fèi)者提供相當(dāng)于更新?lián)Q代了的產(chǎn)品性能。因為這個原因，技術(shù)節(jié)點的數(shù)字仍然在縮小，但是已然不再等同于晶體管的尺寸，而是代表一系列構(gòu)成這個技術(shù)節(jié)點的指標(biāo)的技術(shù)和工藝的總和。 2.3晶體管縮小過程中面對的問題第三個問題，技術(shù)節(jié)點的縮小過程中，晶體管的設(shè)計是怎樣發(fā)展的。首先搞清楚，晶體管設(shè)計的思路是什么。主要的無非兩點：第一提升開關(guān)響應(yīng)度，第二降低漏電流。圖2晶體管漏電流-柵電壓的關(guān)系圖為了講清楚這個問題，最好的方法是看圖2。晶體管物理特性圖，基本上搞清楚一張就足夠了，就是漏電流-柵電壓的關(guān)系圖，比如下面這種：橫軸代表柵電壓，縱軸代表漏電流，并且縱軸一般是對數(shù)坐標(biāo)。前面說過，柵電壓控制晶體管的開關(guān)。可以看出，最好的晶體管，是那種能夠在很小的柵電壓變化內(nèi)，一下子就從完全關(guān)閉（漏電流為0），變成完全打開（漏電流達(dá)到飽和值），也就是虛線。這個性質(zhì)有多方面的好處，接下來再說。顯然這種晶體管不存在于這個星球上。原因是，在經(jīng)典的晶體管物理理論下，衡量這個開關(guān)響應(yīng)能力的標(biāo)準(zhǔn)，叫做SubthresholdSwing（SS），有一個極限值，約為60mV/dec。英特爾的數(shù)據(jù)上，最新的14nm晶體管，這個數(shù)值大概是70mV/dec左右。并且，降低這個值，和降低漏電流、提升工作電流（提高速度）、降低功耗等要求，是等同的，因為這個值越低，在同樣的電壓下，漏電流就越低。而為了達(dá)到同樣的工作電流，需要的電壓就越低，這樣等同于降低了功耗。所以說這個值是晶體管設(shè)計里面最重要的指標(biāo)，不過分。圍繞這個指標(biāo)，以及背后的晶體管性能設(shè)計的幾個目標(biāo)，大家都做了哪些事情呢。先看工業(yè)界，畢竟實踐是檢驗真理的唯一標(biāo)準(zhǔn)。下面的記憶，和節(jié)點的對應(yīng)不一定完全準(zhǔn)確，但具體的描述應(yīng)該沒錯：65nm引入Ge strained的溝道。strain原理是通過在適當(dāng)?shù)牡胤綋诫s一點點的鍺到硅里面去，鍺和硅的晶格常數(shù)不同，因此會導(dǎo)致硅的晶格形狀改變，而根據(jù)能帶論，這個改變可以在溝道的方向上提高電子的遷移率，而遷移率高，就會提高晶體管的工作電流。而在實際中，人們發(fā)現(xiàn)，這種方法對于空穴型溝道的晶體管（pmos），比對電子型溝道的晶體管（nmos），更加有效。圖3基本的晶體管結(jié)構(gòu) 2.4里程碑的突破，45nm引入高K值的絕緣層（1）45nm引入了高k值絕緣層/金屬柵極的配置。這個也是一個里程碑的成果，曾經(jīng)有一位教授，當(dāng)年是在英特爾開發(fā)了這項技術(shù)的團(tuán)隊的主要成員之一，因此對這一點提的特別多，耳濡目染就記住了。這是兩項技術(shù)，但其實都是為了解決同一個問題：在很小的尺寸下，如何保證柵極有效的工作。前面沒有細(xì)說晶體管的結(jié)構(gòu)，見圖3。圖3是一個最基本的晶體管的結(jié)構(gòu)示意圖，現(xiàn)在的晶體管早就不長這樣了，但是任何半導(dǎo)體物理都是從這兒開始講起的，所以這是“標(biāo)配版”的晶體管，又被稱為體硅（bulk）晶體管。gate就是柵。其中有一個oxide，絕緣層，前面沒有提到，但是卻是晶體管所有的構(gòu)件中，最關(guān)鍵的一個。它的作用是隔絕柵極和溝道。因為柵極開關(guān)溝道，是通過電場進(jìn)行的，電場的產(chǎn)生又是通過在柵極上加一定的電壓來實現(xiàn)的，但是歐姆定律告訴我們，有電壓就有電流。如果有電流從柵極流進(jìn)了溝道，那么還談什么開關(guān)，早就漏了。所以，需要絕緣層。為什么oxide（o rdielectric）而不是insulator。因為最早的絕緣層就是和硅非常自然地共處的二氧化硅，其相對介電常數(shù)（衡量絕緣性的，越高，對晶體管性能來說越好）約是3.9。一個好的絕緣層是晶體管的生命線。但是要說明，硅天然就具有這么一個性能超級好的絕緣層，對于半導(dǎo)體工業(yè)來說，是一件有歷史意義的幸運(yùn)的事情。有人曾經(jīng)感慨，上帝都在幫助人類發(fā)明集成電路，首先給了那么多的沙子（硅晶圓的原料），又給了一個完美的自然絕緣層。所以至今，硅極其難被取代。一個重要原因就是，作為制造晶體管的材料，其綜合性能太完美了。二氧化硅雖好，在尺寸縮小到一定限度時，也出現(xiàn)了問題。縮小尺寸的過程中，電場強(qiáng)度是保持不變的，在這樣的情況下，從能帶的角度看，因為電子的波動性，如果絕緣層很窄很窄的話，那么有一定的幾率電子會發(fā)生隧穿效應(yīng)而越過絕緣層的能帶勢壘，產(chǎn)生漏電流。可以想象為穿過一堵比自己高的墻。這個電流的大小和絕緣層的厚度，以及絕緣層的“勢壘高度”成負(fù)相關(guān)。因此厚度越小，勢壘越低，這個漏電流越大，對晶體管越不利。但是在另一方面，晶體管的開關(guān)性能、工作電流等等，都需要擁有一個很大的絕緣層電容。實際上，如果這個電容無限大的話，會達(dá)到理想化的60mV/dec的SS極限指標(biāo)。這里說的電容都是指單位面積的電容。這個電容等于介電常數(shù)除以絕緣層的厚度。顯然，厚度越小，介電常數(shù)越大，對晶體管越有利。可以看出，已經(jīng)出現(xiàn)了一對設(shè)計目標(biāo)上的矛盾，那就是絕緣層的厚度要不要繼續(xù)縮小。實際上在這個節(jié)點之前，二氧化硅已經(jīng)縮小到了不到2nm的厚度，也就是十幾個原子層的厚度，漏電流的問題已經(jīng)取代了性能的問題，成為頭號大敵。于是聰明絕頂?shù)娜祟悾_始想辦法。人類很貪心的，既不愿意放棄大電容的性能增強(qiáng)，又不愿意冒漏電的風(fēng)險。于是人類說，如果有一種材料，介電常數(shù)很高，同時能帶勢壘也很高，那么是不是就可以在厚度不縮小的情況下（保護(hù)漏電流），繼續(xù)提升電容（提高開關(guān)性能）。于是大家就開始找，找了許多種奇奇怪怪的材料，終于最后經(jīng)過驗證，確定使用一種名為HfO2的材料。這個元素我以前聽都沒有聽過。這個就叫做high-k，這里的k是相對介電常數(shù)（相對于二氧化硅的而言）。當(dāng)然，這個工藝的復(fù)雜程度，遠(yuǎn)遠(yuǎn)超過這里描述的這么簡單。具備high-k性質(zhì)的材料很多，但是最終被采用的材料，一定要具備許多優(yōu)秀的電學(xué)性質(zhì)。因為二氧化硅真的是一項非常完美的晶體管絕緣層材料，而且制造工藝流程和集成電路的其它制造步驟可以方便地整合，所以找到這樣一項各方面都符合半導(dǎo)體工藝制造的要求的高性能絕緣層材料，是一件了不起的工程成就。圖4三柵極晶體管結(jié)構(gòu) 至于金屬柵，是與high-k配套的一項技術(shù)。在晶體管的最早期，柵極是用鋁制作，后來經(jīng)過發(fā)展，改用重?fù)诫s多晶硅制作，因為工藝簡單，性能好。到了high-k這里，大家發(fā)現(xiàn)，high-k材料有兩個副作用，一是會莫名其妙地降低工作電流，二是會改變晶體管的閾值電壓。閾值電壓就是把晶體管的溝道打開所需要的最小電壓值，這個值是非常重要的晶體管參數(shù)。這個原理不細(xì)說了，主要原因是，high-k材料會降低溝內(nèi)的道載流子遷移率，并且影響在界面上的費(fèi)米能級的位置。載流子遷移率越低，工作電流就越低，而所謂的費(fèi)米能級，是從能帶論的圖像上來解釋半導(dǎo)體電子分布的一種分析方法，簡單地說，它的位置會影響晶體管的閾值電壓。這兩個問題的產(chǎn)生，都和high-k材料內(nèi)部的偶極子分布有關(guān)。偶極子是一端正電荷一端負(fù)電荷的一對電荷系統(tǒng)，可以隨著外加電場的方向而改變自己的分布，high-k材料的介電常數(shù)之所以高的原因，就跟內(nèi)部的偶極子有很大關(guān)系。所以這是一把雙刃劍。于是人類又想，就想到了用金屬做柵極，因為金屬有一個效應(yīng)叫做鏡像電荷，可以中和掉high-k材料的絕緣層里的偶極子對溝道和費(fèi)米能級的影響。這樣一來就兩全其美。至于這種或這幾種金屬究竟是什么，除了掌握技術(shù)的那幾家企業(yè)之外，外界沒有人知道，是商業(yè)機(jī)密。于是摩爾定律再次勝利。（2）3 2nm第二代的high-k絕緣層/金屬柵工藝。因為45nm英特爾取得了巨大的成功（在很多晶體管、微處理器的發(fā)展圖上，45nm這一代的晶體管，會在功耗、性能等方面突然出現(xiàn)一個較大的進(jìn)步標(biāo)志），32nm時候繼續(xù)在基礎(chǔ)上改換更好的材料，繼續(xù)了縮小尺寸的老路。當(dāng)然，前代的Gestrain工藝也是繼續(xù)使用的。（3）22nmFinFET（英特爾成為Tri-gate）三柵極晶體管。這一代的晶體管，在架構(gòu)上進(jìn)行了一次變革。變革的最早設(shè)計可以追溯到伯克利的胡正明教授2000年左右提出的三柵極和環(huán)柵晶體管物理模型，后來被英特爾變?yōu)榱爽F(xiàn)實。圖4是FinFET一般模型。它的實質(zhì)上是增加了一個柵極。直觀地說，如果看回前面的那張“標(biāo)配版”的晶體管結(jié)構(gòu)圖的話，在尺寸很短的晶體管里面，因為短溝道效應(yīng)，漏電流是比較嚴(yán)重的。而大部分的漏電流，是通過溝道下方的那片區(qū)域流通的。溝道在圖上并沒有標(biāo)出來，是位于氧化絕緣層以下、硅晶圓表面的非常非常薄（1～2 nm）的一個窄窄的薄層。溝道下方的區(qū)域被稱為耗盡層，就是大部分的淺色區(qū)域。圖5SOI（絕緣層上硅）晶體管結(jié)構(gòu) 圖6FinFET晶體管結(jié)構(gòu) 2.5聰明的IBM，天才的英特爾。于是有人就開始想啊，既然電子是在溝道中運(yùn)動，那么我為何非要在溝道下面留有這么一大片耗盡層呢。當(dāng)然這是有原因的，因為物理模型需要這片區(qū)域來平衡電荷。但是在短溝道器件里面，沒有必要非要把耗盡層和溝道放在一起，等著漏電流白白地流過去。于是有人（IBM）開了一個腦洞：把這部分硅直接拿掉，換成絕緣層，絕緣層下面才是剩下的硅，這樣溝道就和耗盡層分開了，因為電子來源于兩極，但是兩極和耗盡層之間，被絕緣層隔開了，這樣除了溝道之外，就不會漏電了。比如圖5這樣。這個叫做SOI（絕緣層上硅）[10]，雖然沒有成為主流，但是因為有其優(yōu)勢，所以現(xiàn)在還有制造廠在搞。有人（英特爾）又想了，既然都是拿掉耗盡層的硅，插入一層氧化層，那么為什么非要放上一堆沒用的硅在下面，直接在氧化層底下，再弄一個柵極，兩邊夾著溝道，豈不是更好。看看IBM，是否有雄心。但是英特爾還覺得不夠，又想，既然如此，有什么必要非得把氧化層埋在硅里面。把硅弄出來，周圍像三明治一樣地被包裹上絕緣層，外面再放上柵極，豈不是更加優(yōu)化。于是就有了FinFET，圖6這種。FinFET勝出在于，不僅大大降低了漏電流，而且因為有多一個柵極，這兩個柵極一般都是連在一起的，因此等于大大地增加了前面說過的那個絕緣層電容，也就是大大地提升了晶體管的開關(guān)性能。所以又是一次革命式的進(jìn)步。圖714nmFinFET結(jié)構(gòu) 這個設(shè)計其實不難想到，難的是，能夠做到。為什么呢。因為豎起來的那一部分硅，也就是用作溝道的硅，太薄了，只有不到10nm，不僅遠(yuǎn)小于晶體管的最小尺寸，也遠(yuǎn)小于最精密的光刻機(jī)所能刻制的最小尺寸。于是如何把這個Fin給弄出來，還得弄好，成了真正的難題。英特爾的做法是很聰明的，解釋起來需要很多張工藝流程圖。但是基本原理是，這部分硅不是光刻出來的，而是長出來的。它先用普通精度的光刻刻出一堆架子，然后再沉淀一層硅，在架子的邊緣就會長出一層很薄的硅，然后再用選擇性的刻蝕把多余的材料弄走，剩下的就是這些立著的、超薄的硅Fin了。當(dāng)時說出這套方法的時候，徹底絕了。14nm繼續(xù)FinFET。接著是英特爾的14 nm晶體管的SEM橫截面圖，大家感受一下，F(xiàn)in的寬度只有平均9 nm。當(dāng)然了，在所有的后代的技術(shù)節(jié)點中，前代的技術(shù)也是繼續(xù)整合采用的。所以現(xiàn)在，在業(yè)界和研究中，一般聽到的晶體管，都被稱作high-k/metalgate Ge-strained14nmFinFET（圖7），整合了多年的技術(shù)精華。 2.6為摩爾定律的延續(xù)而奮斗而在學(xué)術(shù)界，近些年陸續(xù)搞出了各種異想天開的新設(shè)計，比如隧穿晶體管、負(fù)電容效應(yīng)晶體管、碳納米管等等。所有這些設(shè)計，基本是四個方向，材料、機(jī)理、工藝、結(jié)構(gòu)。而所有的設(shè)計方案，其實可以用一條簡單的思路概括，就是前面提到的那個SS值的決定公式，里面有兩項相乘組成：（Forthisexpression.Thefirst termcouldbeseenaselectrostatics,thesecondtermcouldbeseen astransport.Thisisnotaveryphysicallystrictway todescribe,butitprovidesaconvenientpictureofvariouswaystoimprove transistorproperties.）因此，改進(jìn)要么是改善晶體管的靜電物理（electrostatics），這是其中一項，要么改善溝道的輸運(yùn)性質(zhì)（transport），這是另一項。而晶體管設(shè)計里面，除了考慮開關(guān)性能之外，還需要考慮另一個性能，就是飽和電流問題。很多人對這個問題有誤解，以為飽不飽和不重要，其實電流能飽和才是晶體管能夠有效工作的根本原因，因為不飽和的話，晶體管就不能保持信號的傳遞，因此無法攜帶負(fù)載，換言之只中看，不中用，放到電路里面去，根本不能正常工作的。舉個例子，有段時間石墨烯晶體管很火，石墨烯作溝道的思路是第二項，就是輸運(yùn)，因為石墨烯的電子遷移率遠(yuǎn)遠(yuǎn)地完爆硅。但直到目前，石墨烯晶體管還沒有太多的進(jìn)展，因為石墨烯有個硬傷，就是不能飽和電流。但是，去年貌似聽說有人能做到調(diào)控石墨烯的能帶間隙打開到關(guān)閉，石墨烯不再僅僅是零帶隙，想來這或許會在晶體管材料方面產(chǎn)生積極的影響。在2016年的IEDM會議上，臺積電已經(jīng)領(lǐng)先英特爾，發(fā)布了7nm技術(shù)節(jié)點的晶體管樣品，而英特爾已經(jīng)推遲了10nm的發(fā)布。當(dāng)然，兩者的技術(shù)節(jié)點的標(biāo)準(zhǔn)不一樣，臺積電的7nm其實相當(dāng)于英特爾的10nm，但是臺積電率先拿出了成品。三星貌似也在會上發(fā)表了自己的7nm產(chǎn)品。可以看出，摩爾定律確實放緩了。22nm是在2010年左右出來的，到了2017年現(xiàn)在，技術(shù)節(jié)點并沒有進(jìn)步到10nm以下。而且2016年，ITRS已經(jīng)宣布不再制定新的技術(shù)路線圖，換言之，權(quán)威的國際半導(dǎo)體機(jī)構(gòu)已經(jīng)不認(rèn)為，摩爾定律的縮小可以繼續(xù)下去了。這就是技術(shù)節(jié)點的主要現(xiàn)狀。 3結(jié)語技術(shù)節(jié)點不能進(jìn)步，是不是一定就是壞事。其實不一定。28nm這個節(jié)點，其實不屬于前面提到的標(biāo)準(zhǔn)的dennardscaling的一部分，但是這個技術(shù)節(jié)點，直到現(xiàn)在，仍然在半導(dǎo)體制造業(yè)界占據(jù)了很大的一塊市場份額。臺積電、中芯國際等這樣的大代工廠，都是在28nm上玩得很轉(zhuǎn)的。為何，因為這個節(jié)點被證明是一個在成本、性能、需求等多方面達(dá)到了比較優(yōu)化的組合的一個節(jié)點，很多芯片產(chǎn)品，并不需要使用過于昂貴的FinFET技術(shù)，28 nm能夠滿足自己的需求。但是有一些產(chǎn)品，比如主流的CPU、GPU、FPGA、memory等，其性能的提升有相當(dāng)一部分是來自于芯片制造工藝的進(jìn)步。所以再往后如何繼續(xù)提升這些產(chǎn)品的性能，是很多人心中的問號，也是新的機(jī)會。